为普及芯片的性能，边界内历久经受的门径是束缚磨蹭晶体管（处理信息的微型开关）尺寸，并在芯片上肖似多层器件。

然而，跟着摩尔定律增速放缓，器件越来越接近物理的极限，芯片制造商靠近的最大挑战之一是，进一步袖珍化的挑战越来越大。

近期，好意思国伊利诺伊大学厄巴纳-香槟分校（UIUC）团队开荒了一种新式单片 3D 硅芯片集成期间，通过类似辊式转印工艺，在 200°C（摄氏度）以下的热预算要求下，使用厚度在 10nm（纳米）以下的超薄硅纳米膜，将高性能的硅基晶体管一层层叠上去。

盘问东说念主员罢显豁三层堆叠、每层 625 个晶体管，良率范围在 98% 至 100% 之间，不仅性能接近早期商用硅 MOSFET，同期展现出优于部分替代材料决策的详细制造上风。

该期间为处分传统二维芯片微缩的物理极限提供了一种新决策，通过垂直堆叠大幅度普及了计较密度，并简略镌汰功耗，有望利用于 AI、高性能计较以及 DRAM 等主流存储器。

此外，盘问东说念主员指出，若是将硅与其他材料集成在单片 3D 芯片中，还有可能开辟全新的利用边界，举例垂直堆叠不同类型的单晶半导体可能制造出超灵巧的 X 射线探伤器面板或紧凑型多光谱成像系统。

关系论文发表在 Nature，论文题目为“Monolithic three-dimensional integration of silicon transistors”[1]。

图丨关系论文（开端：Nature）

“多年来，东说念主们历久以为制造单片 3D 芯片需要新式珍稀材料，举例碳纳米管、金属氧化物半导体或二维半导体（举例二维硫族化合物）等，”伊利诺伊大学厄巴纳-香槟分校曹庆（Qing Cao）副教育对媒体暗示，“硅材料简略胜任这项职责，意味着这项期间不错成功融入现存的制造工艺，有望极地面加速其在产业利用的进度。”

他的主要盘问见解是开荒用于相当规电子系统、高性能纳米电子器件和生物电子学的功能纳米材料，凭借一系列先进职责，曾入选《麻省理工科技驳倒》“35 岁以下科技立异 35 东说念主”群众榜单。

图丨曹庆教育（开端：UIUC）

在传统微芯片中，频频使用金属氧化物半导体场效应晶体管（MOSFET），它由 n 型半导体和 p 型半导体组成。新式 3D 芯片的立异性在于从起源进行了材料缱绻，盘问东说念主员并莫得经受现成的工艺，而是可在堆叠工艺驱动前制备无结晶体管。

与 MOSFET 比拟，无结晶体管的源极、沟说念和漏极均为王人备的 p 型或 n 型，无需像 MOSFET 那样需要造成 p-n 结才能职责。

制造高性能硅器件频频需要接近 1，000℃ 的高温要求，AG真人(中国)官方网站为幸免损坏现存结构，在第一层电路和金属布线完成后，后续各层温度需要保抓在 400℃ 以下。而无结晶体管对高温要求的已矣相对更低，在该盘问中，其所需温度不高出 200℃。

图丨单晶硅纳米膜的晶圆级合座三维堆叠结构（开端：Nature）

从工艺经由来看，无结器件相对更浅近，故意于镌汰资本和提高良率。盘问东说念主员在 75 毫米硅晶圆上制造了三层无结晶体管，每层包含 625 个晶体管，每层晶体管分散在 40×40 mm² 区。这些器件的良率在 98% 到 100% 之间，同期性能与在更高温度下制造的程序硅晶体管极端。

这种新式 3D 芯片经受晶圆级辊移印刷工艺，将均匀掺杂单晶硅薄膜逐层铺设而成，薄膜厚度仅 10nm 以内，比东说念主的头发丝还细上万倍。这些薄膜具有超薄的特色且有一定柔韧性，因此可贴合基层形色，从而在一定程度上幸免了刚性晶圆间键合中常见的空闲和翘曲问题。

为已矣硅纳米膜的厚实飞动与堆叠，并幸免裂纹、褶皱等弱势产生，盘问东说念主员针对工艺经由进行了多项工程方面的调遣和优化。举例，在某些蚀刻门径中添加名义活性剂以镌汰名义张力；添加团员物撑抓层以增强机械厚实性和保护名义；经受辊压层压工艺在飞动过程中，施加均匀压力等。

新式单片 3D 硅芯片性能优异。实测成果显现，p 型晶体管的富足电流密度在 650 微安每微米以上，n 型也达到 550 微安每微米，开关比达到 10 的 6 次方，亚阈值摆幅在 80 到 120 毫伏每十倍频之间。

图丨单片式 3D 集成逻辑电路（开端：Nature）

在电路考证方面，盘问团队将 p 型和 n 型晶体管折柳放在不同层，然后通过垂直金属洞开将各层洞开起来，并构建了由分散在 3D 芯片三层上的晶体管组成的多样逻辑门和电路，包括反相器、与非门、或非门以及六晶体管 SRAM 单位。与平面布局比拟，三维反相器和非门的集成密度普及了约 1 倍，存储器单位的集成密度普及了 3 倍足下。

该期间让咱们看到了一种新的可能性：垂直堆叠无需葬送晶体管的性能。况且，辊式转印建造和工艺与现存产线王人备兼容，为基于单晶硅的摩尔定律连接提供了一条可膨大的旅途。

现阶段，该期间仍处于执行室和小批量原型制备阶段，将来跟着这项期间向大限度坐褥膨大，有望制造出密度更高、能效更高、互连线更短的芯片。当今，盘问团队正在与 IBM、英特尔和台积电等公司洽谈和洽事宜，他们但愿早日将这项期间落地利用。

参考良友：

1.Lam， B.， Yu， Y.M.， Nam， H. et al. Monolithic three-dimensional integration of silicon transistors. Nature (2026). https://doi.org/10.1038/s41586-026-10496-6

2.https://spectrum.ieee.org/3d-chips

3.课题组主页：https://qingcaolab.matse.illinois.edu/group/

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